黃錫瑜 獲獎紀錄

u 2006年，Best Presentation Award of IEEE Symposium on VLSI Design, Automation, and Testing,。Paper Title: 【Modeling and Testing of Intra-Cell Bridging Defects Using Butterfly Structure】. 　

u 2006年-2009年: 主持國科會晶片系統國家型整合型計畫【奈米級晶片之良率與可靠度提昇方法研究】，獲評選為【績優計畫第三名】。

u 2009年-2011年: 參與李政崑教授主持之國科會晶片系統國家型整合型計畫【前瞻異質多核心系統開發工具研發】，負責【子計畫四：適用於多核心數位訊號處理系統晶片之功率消耗評估軟體工具研發】，該整合型計畫獲評選為【績優計畫第一名】。

u 2013年 IEEE Symposium on VLSI Design, Automation, and Testing Best Paper Award【Worst-Case IR-Drop Monitoring with 1GHz Sampling Rate】。

u 2014年 IEEE Asian Test Symposium Best Paper Award S.-Y. Huang, H.-X. Li, Z.-F. Zeng, K.-H. Tsai, and W.-T. Cheng, "On-Line Transition-Time Monitoring for Die-to-Die Interconnects in 3D ICs", Proc. of Asian Test Symp. (ATS), pp. 162-167, (Nov. 2014) 。

u 2017年 Best Paper Award of IEEE Workshop on RTL and High-Level Testing (WRTLT) C.-H. Wu, S.-Y. Huang, Y.-F. Chou, and D.-M. Kwai, "Time-to-Digital Converter Compiler for Dynamic Voltage Drop Monitoring".

u 2018年 Best Paper Award - DB HiTek Award from IEEE Int'l SOC Design Conf, (ISOCC), Nov. 2018. Yu-Chi Wei and S.-Y. Huang, "A Folded Locking Scheme for the Long-Range Delay Block in a Wide-Range DLL"

u 2023年 Best Paper Award from VLSI/CAD Symposium, Ching-Yi Wen and Shi-Yu Huang, “Localized Fault-Tolerant TSVs using Differential Signaling For Multi-Vendor 3D-IC Design Environment”, VLSI/CAD Symposium, Aug. 2023.

u 2024年, 國科會工程處 - 113 年度產學成果海報組 特優獎，計畫名稱: 【使用新型投票電路與錯誤監控器之可重新配置且容錯之多核心晶片架構設計】，合作企業: 台灣電子系統設計自動化股份有限公司

u 2025年, 台灣積體電路學會 (TICD) - 碩士論文指導教授獎，論文題目:【針對裸晶電路中週期基礎連接線使用調整過的脈衝消失測試實現獨立於連接性的內建自我修復】